作為一名硬件工程師，如果板子打出來(lái)高速差分特性阻抗不滿(mǎn)足要求怎么辦？在不該P(yáng)CB的情況下如何做臨時(shí)tuning？
首先，我們需要將幾個(gè)公式了然于心：
阻抗基礎(chǔ)
平行板電容量
C=εoA/h
A表示平行板面積，h表示平板間距。
圓形導(dǎo)體局部自感
L=5d{ln(2d/r)-3/4}
d為長(zhǎng)度，r為半徑
A表示平行板面積，h表示平板間距。
頻域二階阻抗公式
Z（w）=R+i（wL-1/wC），w=2πf 頻域二階
w指角頻率，i為相位復(fù)數(shù)，f為頻率。
微帶線(xiàn)(microstrip)特性阻抗
Z={87/[sqrt(Er+1.41)]}*ln[5.98H/(0.8W+T)]
W為線(xiàn)寬，T為走線(xiàn)的銅皮厚度，H為走線(xiàn)到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)(dielectric constant)
帶狀線(xiàn)(stripline)特性阻抗
Z=[60/sqrt(Er)]*ln{4H/[0.67π(0.8W+T)]}
即與介電常數(shù)、銅箔厚度成反比；與介質(zhì)厚度（與參考層的距離）成正比
綜合上面3個(gè)公式，可領(lǐng)悟出，銅箔越厚，L越小，Z（w）=R+i（wL-1/wC），故特性阻抗變大；與參考層距離越大，C越大，Z（w）=R+i（wL-1/wC），故特性阻抗越小。
再實(shí)際一點(diǎn)，就是信號(hào)遇到容性阻抗時(shí)，特性阻抗會(huì)降低；遇到感性阻抗時(shí)，特性阻抗會(huì)升高。
反射理論
S11=Vr/Vi=（Z2-Z1 ）/（Z2+Z1）
S12=Vt/Vi=2*Z2/（Z2+Z1）? ? ? ? ? （2）
Vi為反射前端信號(hào)電壓，Vr為反射電壓，Vt為反射后端信號(hào)電壓，Z1為反射前端阻抗，Z2為反射后端阻抗，Vo為驅(qū)動(dòng)端電壓。Vi為傳輸線(xiàn)電壓。
實(shí)際一點(diǎn)，就是如果后端阻抗大于輸入阻抗，就是形成正反射，信號(hào)電壓升高，即過(guò)沖；就是如果后端阻抗小于輸入阻抗，就是形成負(fù)反射，信號(hào)電壓降低，即下沖。我們經(jīng)常在發(fā)送端加22~33Ω匹配串阻，就是因?yàn)镃MOS輸出阻抗很低，只有20~40Ω，需要進(jìn)行阻抗匹配。
說(shuō)了那么多，OK，開(kāi)始干活：
ADS建一個(gè)簡(jiǎn)單的前仿真線(xiàn)路
主要是因?yàn)榕d趣玩玩，所以在線(xiàn)路上胡亂串聯(lián)并聯(lián)了LC，看看能不能調(diào)，正常情況下高速信號(hào)上肯定只有AC coup，所以結(jié)果會(huì)不怎么好看，損耗太嚴(yán)重。
掃描頻率設(shè)置為1GHz~5GHz，設(shè)置差分S參數(shù)公式，提取差分回?fù)pSDD11，差分插損SDD12，TDR阻抗，史密斯圓圖結(jié)果。
從Smith圓圖上增加2個(gè)mark點(diǎn)，可以看出在1GHz時(shí)，阻抗約為超出100較多；在5GHz，阻抗低于100較多，且實(shí)部阻抗一直不在Zo圓圈附近，在實(shí)部和虛部高低之間一直來(lái)回震蕩。
打開(kāi)ADS tuning，調(diào)節(jié)串聯(lián)LC和并聯(lián)C的值，發(fā)現(xiàn)串聯(lián)C的值影響幾乎忽略不計(jì)，故此處不寫(xiě)，串阻R也是，發(fā)現(xiàn)對(duì)信號(hào)的損耗太大。
串聯(lián)L的調(diào)試
增大串聯(lián)L從0.05nH到2.04nH，從史密斯圓圖上發(fā)現(xiàn)1G~5GHz阻抗幾乎在同一個(gè)實(shí)部圓圈上，由于阻抗匹配較好，所以SDD11回?fù)p幾乎保持不變，TDR曲線(xiàn)幾乎沒(méi)變，但插損損失變得更加嚴(yán)重。
繼續(xù)增大L到5.025nH，從史密斯圓圖上看，較低頻的1GHz阻抗從0.05nH時(shí)的實(shí)部1.457降到0.503，阻抗變小了很多；5GHz反而相反。插損更加嚴(yán)重，接收端能接受到的功率在2GHz下幾乎無(wú)法滿(mǎn)足了。
總結(jié)得出，串聯(lián)L對(duì)特性阻抗的調(diào)試沒(méi)有線(xiàn)性規(guī)律，還是取決于板子上信號(hào)頻率，且L越大，插損越大，不宜采取此方法。
并聯(lián)C的調(diào)試
將并聯(lián)電容從0.1nF減小為0.001nF，發(fā)現(xiàn)1GHz阻抗實(shí)部從1.45降為1.234,5GHz實(shí)部從0.68減為0.676，史密斯圓圈變小，越來(lái)越靠近Zo，所以回?fù)p插損整體都變小。
將并聯(lián)電容從0.001nF增到為10nF，發(fā)現(xiàn)1GHz阻抗實(shí)部從1.234升為1.442,5GHz實(shí)部從0.676降為0.606，史密斯圓圈變大，所以回?fù)p插損整體都變大，由于5GHz阻抗變化非線(xiàn)性，故并聯(lián)電容無(wú)法線(xiàn)性調(diào)節(jié)阻抗。
將并聯(lián)電容從10nF增到為100nF，發(fā)現(xiàn)1GHz阻抗實(shí)部虛部均幾乎沒(méi)有變化，不僅如此其他參數(shù)也沒(méi)有變化，故可見(jiàn)并聯(lián)C并不能一直影響特性阻抗，它有一個(gè)范圍。
綜上，搞了半天，高速差分阻抗調(diào)試必須搭配頻率，沒(méi)有一定的規(guī)律可尋，而結(jié)合最開(kāi)始說(shuō)的公式，線(xiàn)寬線(xiàn)距過(guò)孔參考層都會(huì)影響到阻抗，所以還是安心在gerber前把阻抗控制好，注意review stackup和layout，否則萬(wàn)劫不復(fù)準(zhǔn)備走人啊~
