7.1 寄存器模型簡介
（1）FRONTDOOR：通過模擬cpu在總線上發(fā)出讀指令，進行讀寫操作。在這個過程中，仿真時間是一直往前走的。
? ? ? ?? BACKDOOR：不通過總線進行讀寫操作，而是直接通過層次化的引用來改變寄存器的值。
（2）uvm_reg_field：寄存器模型的最小單位。
? ? ? ?? uvm_reg：比uvm_reg_field高一個級別。一個寄存器至少包含一個uvm_reg_field。
? ? ? ?? uvm_reg_block：一個比較大的單位，在其中可以加入很多的uvm_reg，也可以加入其他的uvm_reg_block。一個寄存器模型至少包含一個uvm_reg_block。
? ? ? ?? uvm_reg_map：存儲寄存器的地址。
7.2 簡單的寄存器模型
（1）從uvm_reg派生一個invert類
class reg_invert extends uvm_reg;
? ? ? ? rand uvm_reg_field reg_data;
? ? ? ? virtual function void build();
? ? ? ? ? ? ? ? reg_data = uvm_reg_field::type_id::create("reg_data");
? ? ? ? ? ? ? ? reg_data.configure(this, 1, 0, "RW", 1, 0, 1, 1, 0);
? ? ? ? endfunction
? ? ? ? `uvm_object_utils(reg_invert)
? ? ? ? function new(input string name="reg_invert");
? ? ? ? ? ? ? ? super.new(name, 16, UVM_NO_COVERAGE);
? ? ? ? endfunction
endclass
每一個派生自uvm_reg的類都有一個build，它不會自動執(zhí)行，需要手動調(diào)用，所有的uvm_reg_field都在這里實例化，實例化后，要調(diào)用data.configure函數(shù)來配置這個字段。
（2）定義好寄存器后，要在一個由reg_block派生的類中將其實例化
class reg_model extends uvm_reg_block;
? ? ? ? rand reg_invert invert;
? ? ? ? virtual function void build();
? ? ? ? ? ? ? ? default_map = create_map("default_map", 0, 2, UVM_BIG_ENDIAN, 0);
? ? ? ? ? ? ? ? invert = reg_invert::type_id::create("invert", , get_full_name());
? ? ? ? ? ? ? ? invert.configure(this, null, "");
? ? ? ? ? ? ? ? invert.build();
??????????????? default_map.add_reg(invert, 'h9, "RW");
? ? ? ? endfunction
? ? ? ? `uvm_object_utils(reg_model)
? ? ? ? function new(input string name="reg_model");
? ? ? ? ? ? ? ? super.new(name, UVM_NO_COVERAGE);
? ? ? ? endfunction
endclass
每一個由uvm_reg_block派生的類也要定義一個build函數(shù)。一般在此函數(shù)中實現(xiàn)所有寄存器的實例化。
系統(tǒng)已經(jīng)有一個聲明好的default_map，只需要在build中將其實例化，這個過程通過調(diào)用uvm_reg_block的create_map來實現(xiàn)。
實例化invert后調(diào)用invert.configure函數(shù)，這個函數(shù)的主要功能是指定寄存器進行后門訪問操作時的路徑。
最后一步是將此寄存器加入default_map中。
