7.某cpu的主頻為10mhz，若已知每個機器周期平均包含4個時鐘周期，該機的平均指令執(zhí)行速度為1mips，試求該機的平均指令周期及每個指令周期含幾個機器周期？若改用時鐘周期為0.4us的cpu芯片，則計算機的平均執(zhí)行速度為多少mips？若要得到平均每秒80萬次的指令執(zhí)行速度，則應采用主頻為多少的cpu芯片？

時鐘周期是用主頻的倒數(shù)也就是100ns
機器周期也即是四倍400ns
平均指令周期就是1us
用這個除去400ns就是2.5個

如果改變，那么周期變短，此時的機器周期是變成了四倍，也就是1.6us
那么此時指令執(zhí)行速度就是四分之一
0.25mips

若是每秒80萬次，就是1/0.8nips=1.25us
機器周期為0.5us
時鐘周期為0.125us
主頻是8mhz（其實就是變成0.8倍就行了）

13.設cpu內部結構如圖9.4所示，此外還設有r1-r44個寄存器，它們各自的輸入和輸出端都與內部總線相通，并分別受控制信號控制（如r2位寄存器r2的輸入控制，r2為寄存器r2的輸出控制）要求從取指令開始，寫出完成下列指令所需的全部微操作和控制信號

pc->mar
1->r
pc+1->pc
mdr->ir
r2o->y
r4o->mar
1->r
(Y)+(MAR)->z
z->r2

pc->mar
1->r
pc+1->pc
mdr->ir
M(MDR)->MAR
1->r
r1o->y
(y)-(mdr)->z
z->r1

14.設單總線計算機結構如圖9.5所示，其中m為主存，xr為變址寄存器，ear為有效地址寄存器，latch為鎖存器，假設指令地址已存于pc中，劃出“l(fā)da*d”和“sub x，d”指令周期信息流程圖，并列出相應的控制信號序列

pc->bus->mar
m(mar)->mdr
mdr->bus->ir
op(ur)->cu
pc+1->pc
pc+d(ir)->ear
ear->bus->,ar
m(mar)->mdr
mdr->bus->acc

pc->bus->mar
m(mar)->mdr
mdr->bus->ir
op(ur)->cu
pc+1->pc
sr+d(ir)->ear
ear->bus->mar
m(mar)->mdr
acc-madr->latch
latch->bus->acc