2019年HUAWEI春招IC校招筆試題

華為2019數(shù)字電路設計校招筆試題

1.單選

  • 已知“a=1'b1;b=3'b001;”那么{a,b}=()?（D）
    【A】3'b001
    【B】3'b101
    【C】4'b0011
    【D】4'b1001

  • 描述組合邏輯時，當if語句不需要有else分支時，不寫else分支，可以節(jié)省面積（B）
    【A】正確
    【B】錯誤

  • reg [255:0] mem [31:0];該聲明定義了一個位寬為32bits，深度為256的memory（B）
    【A】正確
    【B】錯誤

  • 現(xiàn)有表達式expr=cond_expr?expr1:expr2，如果cond_expr為X或者Z，expr1=1001;expr2=1010，則expr應為（A）
    【A】1010
    【B】10XX
    【C】1001
    【D】101X

  • 同步時序電路的狀態(tài)只在統(tǒng)一的時鐘脈沖控制下才同時變化一次，如果時鐘脈沖沒有到來，即使輸入信號發(fā)生變化，電路的狀態(tài)仍不改變（A）
    【A】正確
    【B】錯誤

  • 如下一個分頻電路，觸發(fā)器DIV_FF的建立時間為2ns，保持時間為2ns，邏輯延時為6ns，反相器INV_1、INV_2的邏輯延時為2ns，連線延時為0。那么該電路正常工作的最高頻率為多少？（100MHz）


    求解電路最高工作頻率.jpg

  • 循環(huán)表達式的循環(huán)次數(shù)必須為常數(shù)（B）
    【A】正確
    【B】錯誤

  • 下面哪種異步處理的方法完全正確 （C）
    【A】在對數(shù)據(jù)總線進行異步處理前轉(zhuǎn)化成Gray Code，然后打拍處理，同步后再轉(zhuǎn)換成原碼
    【B】在模塊A，有兩個控制信號通過正確的同步方法把兩個信號進行同步到B時鐘域，但是在B時鐘域，對這兩個同步過來的信號進行了邏輯運算，得到另外一個信號
    【C】實現(xiàn)異步FIFO時，在地址穿越時鐘域前轉(zhuǎn)化成Gray Code
    【D】單比特信號在跨越時鐘域前不需要寄存器輸出

  • 下列降功耗措施哪個可以降低峰值功耗（A）
    【A】大幅度提高HVT比例
    【B】Memory shut down
    【C】Power gating
    【D】靜態(tài)模塊級Clock gating

  • 如下Modelsim命令在Testbench中的執(zhí)行順序正確的是（C）
    【A】vlib、vmap、vsim、vlog
    【B】vlog、vlib、vmap、vsim
    【C】vlib、vmap、vlog、vsim
    【D】vlib、vlog、vmap、vsim

  • 在同步電路設計中，電路的時序模型如下：T1為觸發(fā)器的時鐘端到數(shù)據(jù)輸出端的延時，T2和T4為連線延時，T3為組合邏輯延時，T5為時鐘網(wǎng)絡延時，T3為組合邏輯延時，T5為時鐘網(wǎng)絡延遲。假設時鐘clk的周期為Tcycle、Tsetup分別為觸發(fā)器的setup time和hold time。那么，為了保證數(shù)據(jù)正確采樣（該路徑為非multi-cycle路徑），下面等式是否正確？（A）
    【A】正確
    【B】錯誤
    T1+T2+T3+T4 < Tcycle-Tsetup+T5

    T1+T2+T3+T4>Thold+T5

  • 相較于模擬通信系統(tǒng)，以下不屬于數(shù)字通信系統(tǒng)優(yōu)勢的是（D）
    【A】易于加密，保密性好
    【B】設備易于集成，易微型化
    【C】傳輸差錯可控
    【D】傳輸帶寬小

  • 假設輸入信號X位寬為10bit，InputA位寬為5bit，InputB位寬為14bit，實現(xiàn)Y=X*InputA+InputB功能，并要求不損失精度，那么輸出信號Y位寬應不小于（A）
    【A】16bit
    【B】29bit
    【C】15bit
    【D】24bit

  • 下圖是長除法CRC4電路，請選擇對應的多項式（A）
    【A】G(x)=x3+x+1
    【B】G(x)=x3+x2+1
    【C】G(x)=x4+x+1
    【D】G(x)=x4+x3+1


    CRC算法.jpg

  • 亞穩(wěn)態(tài)狀態(tài)是必須避免的，亞穩(wěn)態(tài)現(xiàn)象可以導致如下后果（A）
    【A】降低系統(tǒng)可靠性
    【B】其它都是
    【C】功耗損失
    【D】引起芯片失敗

  • 如下圖，對時鐘到輸出時間分析正確的是（A）
    【A】tCO=Data_Delay-Clock_Delay+Micro_Tco
    【B】tCO=Clock_Delay-Data_Delay+Micro_Tco
    【C】tCO=Data_Delay+Clock_Delay+Micro_Tco
    【D】tCO=Data_Delay+Clock_Delay-Micro_Tco


    電路時序分析.jpg

  • 一下說法錯誤的是（D）
    【A】異步時序電路的狀態(tài)變化不是同時發(fā)生的，它沒有統(tǒng)一的信號脈沖，輸入信號的變化就能引起狀態(tài)的變化
    【B】Moore型電路的輸出僅與電路的現(xiàn)態(tài)有關(guān)
    【C】同步時序電路的狀態(tài)只在統(tǒng)一的信號脈沖控制下才同時變化一次，如果信號脈沖沒有到來，即使輸入信號發(fā)生變化，電路的狀態(tài)仍不改變
    【D】Mealy型電路的輸出僅是輸入變量的函數(shù)

  • 編寫Verilog HDL程序時，變量的定義不可以與關(guān)鍵詞沖突（A）
    【A】正確
    【B】錯誤

  • 為了保證驗證過程的效率，需要想到什么馬上就驗證什么（B）
    【A】正確
    【B】錯誤

  • 一下描述錯誤的是（D）
    【A】觸發(fā)器按結(jié)構(gòu)形式分為：基本RS觸發(fā)器、時鐘RS觸發(fā)器、主從結(jié)構(gòu)觸發(fā)器、邊沿觸發(fā)器等
    【B】觸發(fā)器按功能分有：RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器等
    【C】觸發(fā)器是能夠記憶一位二值信號的基本邏輯單元，是構(gòu)成各種數(shù)字系統(tǒng)的基本邏輯單元
    【D】觸發(fā)器都有保持和反轉(zhuǎn)功能

  • 異步FIFO讀寫地址編碼常采用獨熱碼，以便于讀寫地址跨異步時鐘域處理（B）
    【A】正確
    【B】錯誤

  • 兩個同源時鐘之間可能是同步時鐘，也可能是異步時鐘（A）
    【A】正確
    【B】錯誤

  • 形式驗證技術(shù)需要外界提供測試向量和時鐘激勵（B）
    【A】正確
    【B】錯誤

  • 下列跨時鐘域設計存在問題的是（A）
    【A】FIFO設計地址跨時鐘域，可以通過格雷碼轉(zhuǎn)換+打2拍方式
    【B】希望得到C=A&B，A、B在clkx域，C在clky時鐘域，則單獨用clky對A和B分別打2拍產(chǎn)生Adly2和Bdly2，然后再讓C=Adly2&Bdly2
    【C】單bit數(shù)據(jù)跨時鐘域，在目的時鐘域打3拍后使用，打拍過程中不帶組合邏輯
    【D】一組數(shù)據(jù)線跨時鐘域，如果數(shù)據(jù)有足夠的持續(xù)不變時間，可以通過握手機制實現(xiàn)同步化

  • 異步時鐘數(shù)據(jù)采樣的方法錯誤的是（B）
    【A】使用FIFO隔離進行多bit采樣
    【B】高頻時鐘直接采樣低頻時鐘的多bit數(shù)據(jù)
    【C】單bit高頻時鐘脈沖展寬后給低頻時鐘進行采樣
    【D】握手信號后再采樣

  • （1）（2）所描述的電路功能是否相同？哪種描述綜合結(jié)果面積較小？（C）
    【A】相同，（2）面積小
    【B】不同，沒法比較面積
    【C】相同，（1）面積小
    【D】相同，面積與信號a、b的位寬有關(guān)

    //(1)
if(select == 1'b1)
    sum <= a+b;
else
    sum <= c+d;

//(2)
if(select == 1'b1) begin
    temp1 <= a;
    temp2 <= b;
end
else begin
    temp1 <= c;
    temp2 <= d;
end
assign sum = temp1 + temp2;

  • 表示任意兩位無符號十進制數(shù)需要（A）位二進制數(shù)
    【A】7
    【B】8
    【C】6
    【D】5

  • 隨機測試不具有目標性，我們在驗證中不應該使用隨機測試，應該全部采用直接測試激勵（B）
    【A】正確
    【B】錯誤

  • 下面兩段代碼中in、q1、q2和q3的初值分別為0、1、2、3，那么經(jīng)歷1個時鐘周期后，左側(cè)q3的值和右側(cè)q3的值分別變成了（D）
    【A】0，0
    【B】0，3
    【C】2，0
    【D】0，2

    always @(posedge clk) begin
    q1 = in;
    q2 = q1;
    q3 = q2;
end

always @(posedge clk) begin
    q1 <= in;
    q2 <= q1;
    q3 <= q2;
end

  • 十六路數(shù)據(jù)選擇器的地址輸入端至少需要幾根線（B）
    【A】2
    【B】4
    【C】16
    【D】8

  • 乒乓buffr可以提高系統(tǒng)的數(shù)據(jù)吞吐量，提高系統(tǒng)的處理并行度（A）
    【A】正確
    【B】錯誤

  • 組合邏輯電路的邏輯冒險現(xiàn)象是由于（D）引起的
    【A】電路有多個輸出
    【B】邏輯門類型不同
    【C】電路未達到最簡
    【D】電路中存在延時

  • 下面不屬于時鐘基本要素的是（A）
    【A】clock tree
    【B】skew
    【C】clock period
    【D】duty cycle（占空比）

  • 從后端設計考慮，在必須使用門控時鐘的時候，需要遵循一個原則：門控時鐘的輸出只能跟著時鐘信號進行跳變，而不能跟著控制信號進行跳變，也就是說對于用NAND Gate或者AND Gate實現(xiàn)的門控時鐘，控制信號只能在時鐘的低電平處進行跳變；對于用OR Gate或者NOR Gate實現(xiàn)的門控時鐘，控制信號只能在時鐘的高電平處跳變（A）
    【A】正確
    【B】錯誤

  • 假設一個3bit計數(shù)器（計數(shù)范圍0~6）工作在36MHz時鐘域下，要把此計數(shù)器的值傳遞到另一異步100MHz時鐘域，以下方式不正確的是（C）
    【A】鎖存+握手信號
    【B】使用DMUX電路
    【C】使用格雷碼
    【D】使用異步FIFO

  • 下面有關(guān)SRAM和DRAM的敘述，正確的有（D）
    【A】DRAM比SRAM速度快
    【B】DRAM不要刷新，SRAM需要刷新
    【C】DRAM比SRAM成本高
    【D】DRAM存儲單元的結(jié)構(gòu)比SRAM簡單

  • 以下觸發(fā)器不是按功能分類的是（B）
    【A】JK觸發(fā)器
    【B】邊沿觸發(fā)器
    【C】RS觸發(fā)器
    【D】D觸發(fā)器

  • 時鐘的占空比指的是（D）
    【A】時鐘的變化范圍
    【B】低脈沖的持續(xù)時間與脈沖總周期的比值
    【C】時鐘的變化速度
    【D】高脈沖的持續(xù)時間與脈沖總周期的比值

  • 在異步FIFO設計中，滿信號由讀時鐘產(chǎn)生，空信號由寫時鐘產(chǎn)生（B）
    【A】正確
    【B】錯誤

2.不定項選擇

  • 關(guān)于狀態(tài)機編碼，如下描述中正確的是（ACD）
    【A】狀態(tài)編碼用parameter定義
    【B】狀態(tài)機必須有default態(tài)
    【C】用組合邏輯和時序邏輯分離的風格描述FSM
    【D】用case語句描述狀態(tài)的轉(zhuǎn)移

  • 業(yè)界常用的驗證方法學有（BD）
    【A】SystemC
    【B】UVM
    【C】SystemVerilog
    【D】VMM

  • 邏輯電路的動態(tài)功耗一般跟一下因素相關(guān)（ABCD）
    【A】電壓
    【B】頻率
    【C】工藝
    【D】工作溫度

  • 下列哪些項是異步處理需要考慮的因素（AC）
    【A】異步信號的電平或脈沖特性
    【B】異步信號是不是總線
    【C】兩個異步時鐘時間的頻率關(guān)系
    【D】異步信號是不是寄存器輸出

  • 下列不屬于分解測試點時的關(guān)注點的是（BC）
    【A】性能
    【B】無充分理由的揣測
    【C】偶然的設計失誤
    【D】可測性
    【E】功能

最后編輯于 ：
?著作權(quán)歸作者所有,轉(zhuǎn)載或內(nèi)容合作請聯(lián)系作者
【社區(qū)內(nèi)容提示】社區(qū)部分內(nèi)容疑似由AI輔助生成，瀏覽時請結(jié)合常識與多方信息審慎甄別。
平臺聲明：文章內(nèi)容（如有圖片或視頻亦包括在內(nèi)）由作者上傳并發(fā)布，文章內(nèi)容僅代表作者本人觀點，簡書系信息發(fā)布平臺，僅提供信息存儲服務。

友情鏈接更多精彩內(nèi)容