發(fā)簡(jiǎn)信
IP屬地：吉林
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測(cè)周法實(shí)現(xiàn)位同步時(shí)鐘的提取1、M序列產(chǎn)生電路 M序列產(chǎn)生以移位寄存器為基礎(chǔ)，每次輸出移位寄存器的最后一位，并更新數(shù)值，從而形成偽隨機(jī)序列。
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Altera——FIR IP核使用詳情在許多數(shù)字系統(tǒng)中都使用信號(hào)濾波技術(shù)來消除噪聲、頻譜整形或信號(hào)檢測(cè)與分析。FIR是最常用的一種濾波器，使用Altera IP核可以快速的生成符合設(shè)...
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Altera——NCO IP核詳解數(shù)控振蕩器（NCO）是Altera提供的可以方便的生成離散正弦（余弦）波形的IP核，在多個(gè)場(chǎng)景中有著重要的應(yīng)用。但由于內(nèi)部結(jié)構(gòu)復(fù)雜，接口過多，數(shù)...
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【已解決】使用Quartus生成IP核時(shí)卡在top—level在使用IP核時(shí)若卡在了“Generating Megacore function top-level”這里，無法繼續(xù) 不要關(guān)閉生成界面。打開資源...
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用VHDL編寫簡(jiǎn)單的按鍵消抖程序
一般按鍵延時(shí)在20ms左右，根據(jù)時(shí)鐘頻率決定你的計(jì)數(shù)范圍。程序非常簡(jiǎn)單，但經(jīng)常用到，對(duì)于FPGA初學(xué)者要好好學(xué)習(xí)這部分。
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用VHDL編寫任意占空比方波信號(hào)輸出
一個(gè)比較實(shí)用的小程序，在很多地方可以用到，實(shí)測(cè)可用。
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基于FPGA的簡(jiǎn)易數(shù)字信號(hào)分析儀（眼圖）的設(shè)計(jì)此題曾為全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽題目，我將其簡(jiǎn)化，省略了模擬電路部分，用FPGA簡(jiǎn)單實(shí)現(xiàn)眼圖效果，重在學(xué)習(xí)m序列的產(chǎn)生和時(shí)鐘恢復(fù)的VHDL代碼實(shí)現(xiàn)...
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基于FPGA的等精度數(shù)字頻率計(jì)設(shè)計(jì)從原理圖我們可以看到，當(dāng)en變化時(shí)，實(shí)際閘門信號(hào)finish（start）待檢測(cè)到待測(cè)頻率上升沿時(shí)才會(huì)變化，這就保證了在閘門信號(hào)內(nèi)，我們測(cè)量的是...
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基于VHDL的輸出長(zhǎng)度可變的SPI通信模塊
在電子設(shè)計(jì)中，通常我們會(huì)遇到FPGA和MCU聯(lián)合開發(fā)的問題，而SPI是一種用于二者通信的好方式。在本代碼中，并行輸入可變長(zhǎng)度的數(shù)據(jù)，串行輸出，實(shí)...