11.在同步電路設(shè)計(jì)中，電路的時序模型如下：T1為觸發(fā)器的時鐘端到數(shù)據(jù)輸出端的延時，T2和T4為連線延時，T3為組合邏輯延時，T5為時鐘網(wǎng)絡(luò)延遲。假設(shè)時鐘clk的周期為Tcycle、Tsetup分別為觸發(fā)器的setup
time和hold time。那么，為了保證數(shù)據(jù)正確采樣（該路徑為非multi-cycle路徑），下面等式是否正確？（）
【A】正確
【B】錯誤
解析：根據(jù)題意可得到如下典型的靜態(tài)時序分析的模型，根據(jù)靜態(tài)時序分析的知識（數(shù)字設(shè)計(jì)中設(shè)計(jì)和時序都很重要，如果沒有了解的建議閱讀書籍<靜態(tài)時序分析與建模>）的知識，我們可以得到所列出計(jì)算時間的公式為正確.
正確答案：A
12.相較于模擬通信系統(tǒng)，以下不屬于數(shù)字通信系統(tǒng)優(yōu)勢的是（）
【A】易于加密，保密性好
【B】設(shè)備易于集成，易微型化
【C】傳輸差錯可控
【D】傳輸帶寬小
解析：數(shù)字信號易于加密處理，所以數(shù)字通信保密性強(qiáng)，選項(xiàng)A正確；數(shù)字通信系統(tǒng)具有功耗低，重量低且體積小的優(yōu)點(diǎn)，B選項(xiàng)正確；數(shù)字信號通過差錯控制編碼，可提高通信的可靠性，C選項(xiàng)正確; 數(shù)字通信領(lǐng)域的帶寬（數(shù)據(jù)率）與模擬通信領(lǐng)域的帶寬（頻率寬度）是兩個不同的概念，沒辦法比較，所以D錯誤。
正確選項(xiàng)：D
13.假設(shè)輸入信號X位寬為10bit，InputA位寬為5bit，InputB位寬為14bit，實(shí)現(xiàn)Y=X*InputA+InputB功能，并要求不損失精度，那么輸出信號Y位寬應(yīng)不小于（）
【A】16bit
【B】29bit
【C】15bit
【D】24bit
解析：這里保證精度的含義是指數(shù)據(jù)沒有溢出，需要使用足夠的位數(shù)來保存Y的值，X位寬為10bit，InputA位寬為5bit，假設(shè)InputA的值為最大所有位都為1.X和InputA相乘，需要將X的值左移5位。得到乘積的結(jié)果為15位，加上14bit的InputB，假設(shè)全為1，需要進(jìn)位16bit來保存結(jié)果，所以正確答案選A.
正確答案：A
14.下圖是長除法CRC4電路，請選擇對應(yīng)的多項(xiàng)式（C）
【A】G(x)=x3+x+1
【B】G(x)=x3+x2+1
【C】G(x)=x4+x+1
【D】G(x)=x4+x3+1
解析：
正確答案：C
15.亞穩(wěn)態(tài)狀態(tài)是必須避免的，亞穩(wěn)態(tài)現(xiàn)象可以導(dǎo)致如下后果（）
【A】降低系統(tǒng)可靠性
【B】其它都是
【C】功耗損失
【D】引起芯片失敗
解析：由于輸出在穩(wěn)定下來之前可能是毛刺、振蕩、固定的某一電壓值，因此亞穩(wěn)態(tài)除了導(dǎo)致邏輯誤判之外，輸出0～1之間的中間電壓值還會使下一級產(chǎn)生亞穩(wěn)態(tài)（即導(dǎo)致亞穩(wěn)態(tài)的傳播），所以A選項(xiàng)正確；對于CMOS來說，輸出0～1的中間電壓值時可能處于NMOS和PMOS都導(dǎo)通的狀態(tài)（即短路狀態(tài)），這個時候流過MOS管的電流是很大的（遠(yuǎn)遠(yuǎn)大于輸出0或者輸出1狀態(tài)時的電流值），所以亞穩(wěn)態(tài)的傳播可能會造成功耗損失，C選項(xiàng)正確；亞穩(wěn)態(tài)會導(dǎo)致邏輯功能錯誤，嚴(yán)重的亞穩(wěn)態(tài)傳播會導(dǎo)致芯片無法正常工作，最終導(dǎo)致芯片失敗，所以D選項(xiàng)正確，所以選擇B。
正確答案：B
16.如下圖，對時鐘到輸出時間分析正確的是（C）
【A】tCO=Data_Delay-Clock_Delay+Micro_Tco
【B】tCO=Clock_Delay-Data_Delay+Micro_Tco
【C】tCO=Data_Delay+Clock_Delay+Micro_Tco
【D】tCO=Data_Delay+Clock_Delay-Micro_Tco
解析：利用靜態(tài)時序分析的知識，數(shù)據(jù)路徑的時間為Micro_Tco+Data_Delay+Clock_Delay,所以我們得到C選項(xiàng)正確。
正確答案：C
17.一下說法錯誤的是（）
【A】異步時序電路的狀態(tài)變化不是同時發(fā)生的，它沒有統(tǒng)一的信號脈沖，輸入信號的變化就能引起狀態(tài)的變化
【B】Moore型電路的輸出僅與電路的現(xiàn)態(tài)有關(guān)
【C】同步時序電路的狀態(tài)只在統(tǒng)一的信號脈沖控制下才同時變化一次，如果信號脈沖沒有到來，即使輸入信號發(fā)生變化，電路的狀態(tài)仍不改變
【D】Mealy型電路的輸出僅是輸入變量的函數(shù)
解析：異步時序電路是電路中觸發(fā)器的時鐘輸入端沒有接在統(tǒng)一的時鐘脈沖上，或電路中沒有時鐘脈沖（如SR鎖存器構(gòu)成的時序電路），電路中各存儲單元的狀態(tài)更新不是同時發(fā)生，所以A選項(xiàng)正確；Moore型電路輸出僅與電路的現(xiàn)態(tài)有關(guān)，Mealy型輸出不僅和當(dāng)前狀態(tài)有關(guān)而且和輸入有關(guān)，所以B選項(xiàng)正確，同時D選項(xiàng)錯誤；同步時序電路中存儲電路狀態(tài)的轉(zhuǎn)換是在同一時鐘源的同一脈沖邊沿作用下同步進(jìn)行的，所以C選項(xiàng)正確。
正確答案：D
18.編寫Verilog HDL程序時，變量的定義不可以與關(guān)鍵詞沖突（）
【A】正確
【B】錯誤
解析：注意在編寫Verilog HDL程序時,變量的定義不能與關(guān)鍵詞相同。
正確答案：A
19.為了保證驗(yàn)證過程的效率，需要想到什么馬上就驗(yàn)證什么（）
【A】正確
【B】錯誤
解析：驗(yàn)證過程是需要制訂完整和系統(tǒng)的測試方案來進(jìn)行全面的驗(yàn)證。
正確答案：B
20.一下描述錯誤的是（）
【A】觸發(fā)器按結(jié)構(gòu)形式分為：基本RS觸發(fā)器、時鐘RS觸發(fā)器、主從結(jié)構(gòu)觸發(fā)器、邊沿觸發(fā)器等
【B】觸發(fā)器按功能分有：RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器等
【C】觸發(fā)器是能夠記憶一位二值信號的基本邏輯單元，是構(gòu)成各種數(shù)字系統(tǒng)的基本邏輯單元
【D】觸發(fā)器都有保持和反轉(zhuǎn)功能
解析：按邏輯功能不同分為：RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器。按觸發(fā)方式不同分為：電平觸發(fā)器、邊沿觸發(fā)器和脈沖觸發(fā)器。按電路結(jié)構(gòu)不同分為：基本RS觸發(fā)器和鐘控觸發(fā)器。按存儲數(shù)據(jù)原理不同分為：靜態(tài)觸發(fā)器和動態(tài)觸發(fā)器；按構(gòu)成觸發(fā)器的基本器件不同分為：雙極型觸發(fā)器和MOS型觸發(fā)器，所以選項(xiàng)A和選項(xiàng)B正確；觸發(fā)器能夠存儲1位二值信號的基本單元電路，所以選項(xiàng)C正確；例如，D觸發(fā)器是一種最簡單的觸發(fā)器，在觸發(fā)邊沿到來時，將輸入端的值存入其中，并且這個值與當(dāng)前存儲的值無關(guān)，D觸發(fā)器并沒有翻轉(zhuǎn)的功能，D選項(xiàng)錯誤。
正確答案：D
